科技日報日前報道，據(jù)美國東北大學官網(wǎng)近日報道，該校研究團隊開發(fā)出一種新工藝及打印設(shè)備，能在納米尺度上更高效地制造先進的電子產(chǎn)品和芯片，其制造成本僅為傳統(tǒng)技術(shù)的1%。

傳統(tǒng)微電子制造的基本流程是將材料沉積到薄膜內(nèi)，再“蝕刻”掉多余部分。每層材料構(gòu)成電子電路的一部分，多層材料疊加構(gòu)建，*終形成一個微處理器或存儲芯片。而且，每種材料需要不同工藝進行處理。

團隊表示，上述工藝流程存在幾個明顯缺點。首先是成本高昂。目前，先進電子設(shè)備和芯片制造設(shè)施的建造成本約為200億至400億美元，每年的運營成本也高達10億美元。其次是采用現(xiàn)有方法制造芯片需要半年到一年時間，測試后的修改同樣需要這么長時間。第三是該流程能耗極高。由于制造過程需要在真空和高溫條件下進行，一個典型晶圓廠的耗電量與5萬個家庭的耗電量相當。

為了降低電子產(chǎn)品和芯片的制造成本，團隊開發(fā)出一種增材“自下而上”的制造工藝。他們形象地比喻道，傳統(tǒng)方法就像在石頭上鑿刻出新事物；而新方法則如同用黏土建造新物體。新工藝無需剔除任何材料，只需在合適位置按需放置材料即可。這些材料可使用非常小的顆�？焖俪练e，可在一分鐘內(nèi)建造出小至25納米的結(jié)構(gòu)。新方法不僅產(chǎn)量高，而且成本極低。